對于現(xiàn)有工藝，混合信號ASIC 設(shè)計成本比純數(shù)字ASIC 高，增加成本的原因有以下五個 主要方面：
1. 對于一種特定的工藝，混合信號器件的制造工藝的成本本來就很高。混合信號工藝的特點是需要額外的處理步驟，例如更厚的氧化層、低門限器件和額外的注入。通常， 混合信號的晶圓成本要比純數(shù)字晶圓的成本要高20%。
2. 制造工廠需要投入大量資金以降低缺陷密度，從而獲得接近97%~98%的高良率，這些 都取決于裸片面積。另一方面，模擬電路IC 的良率與設(shè)計本身有關(guān)。為了在對功耗指 標做出折衷的條件下實現(xiàn)規(guī)定的性能，與數(shù)字設(shè)計相比，模擬電路的設(shè)計要在工藝變化范圍窄的情況下達到技術(shù)指標的要求，這就導(dǎo)致其良率受參數(shù)限制，從而增加了混合信 號設(shè)計成本。這方面將使混合信號設(shè)計成本增加了10%以上。
3. 從數(shù)字調(diào)制解調(diào)器中去除模擬功能單元可以簡化生產(chǎn)測試的開發(fā)，并且對節(jié)省生產(chǎn)測試時間有所幫助。采用數(shù)字通用測試儀替代昂貴的混合信號測試儀可以把測試成本降 低15%~20%。
4. 測試覆蓋率工具允許數(shù)字設(shè)計工程師建立故障覆蓋率掃描鏈，從而簡化生產(chǎn)測試。然而，混合信號測試需要在幾微伏范圍內(nèi)測量各種模擬技術(shù)指標。混合信號設(shè)計需要的 測試時間至少是純數(shù)字電路設(shè)計的五倍。在測試儀上并行處理可以縮短測試時間。假設(shè) 采用一種積極的測試程序方法——混合信號器件的測試成本將會提高兩到三倍。
5. 集成的數(shù)據(jù)轉(zhuǎn)換器內(nèi)核通常是由具有相關(guān)版權(quán)和/或一次性工程費用(NRE)的第三方 和/或內(nèi)部機構(gòu)開發(fā)的知識產(chǎn)權(quán)。與純數(shù)字ASIC 解決方案的設(shè)計工具套件相比，混合信 號設(shè)計所采用的設(shè)計和支持工具也是一筆附加投資。設(shè)計新的混合信號ASIC 所需要的 一套開發(fā)工具比純數(shù)字ASIC 所用工具要多50 萬美元以上。
此外，模擬電路不會像數(shù)字電路那樣隨著工藝線寬的縮小而成比例縮小。圖4 所示，混 合信號IC 的成本會隨著特征尺寸的減小而增加。圖中將成本曲線相對180nm 純數(shù)字ASIC 的成本做了歸一化處理。歷史上，數(shù)字ASIC 工藝特征尺寸每次從一代演進到下一代， 其成本都會隨之降低三分之一。與此相反，混合信號IC 的成本隨著混合信號裸片面積 的減小反而增加。這是因為存在這樣一個事實，即受噪聲限制的模擬電路的成本不隨光 刻工藝線寬的減小而降低，而數(shù)字電路的成本會隨著工藝線寬減小呈平方關(guān)系降低。
新工藝設(shè)備投資和制造工藝復(fù)雜度的增加導(dǎo)致每平方毫米的裸片成本出現(xiàn)一代比一代凈增長的趨勢。而數(shù)字電路的工藝尺寸成比例降低使每只晶體管的成本進一步降低。因 為模擬電路的成本并不隨著工藝尺寸減小而成比例地減小，所以混合信號產(chǎn)品總體成本 開始時保持平穩(wěn)，后來卻隨著工藝尺寸的減小而增大。 在大規(guī)模產(chǎn)品市場中，企業(yè)必須滿足市場定價要求的同時保持價格競爭力，從而為投資者提供合理回報。
如果一家公司的成本是一流競爭對手的兩倍時，就必須迅速采取新的 手段或新的策略。盡管與混合信號設(shè)計相關(guān)的所有挑戰(zhàn)仍將繼續(xù)存在，但靈巧電路劃分 的眾多好處中也包括利用并不總是適合于模擬/RF 電路的摩爾定律的所有優(yōu)點來顯著地 降低系統(tǒng)成本。除了每個器件成本的增加，沒有選擇最優(yōu)工藝和較長的投放市場時間的機會成本都注定 會影響項目的投資回報。準備就緒的模擬和混合信號內(nèi)核的可用性要比數(shù)字工藝晚大約 兩年，或者差不多有一代的差距，而用于批量生產(chǎn)的內(nèi)核要達到可用性大約需要四年時 間，而靈巧劃分方法可以使系統(tǒng)供應(yīng)商根據(jù)其需要選擇最優(yōu)化工藝，而不受經(jīng)過認證的 模擬內(nèi)核的可用性約束。
機會成本與非最優(yōu)化工藝的選擇關(guān)系很大。例如，在寬帶無線 領(lǐng)域，制造商已經(jīng)發(fā)布了90nm 的內(nèi)核設(shè)計。90nm 數(shù)字SoC 設(shè)計和130nm 的產(chǎn)品之間的 成本差距竟高達200%以上！而對于65nm 的內(nèi)核設(shè)計，成本差距可能高達多倍。 這里推薦的劃分方法提供了一種將節(jié)省下來的時間和資源重點用到開發(fā)下一代產(chǎn)品的機會——從而可能研發(fā)出比競爭對手超前一代的產(chǎn)品投放市場，因為他們把有價值的資源耗費在解決混合信號ASIC 設(shè)計的固有難題上。
向數(shù)字射頻基帶接口轉(zhuǎn)移帶來的性能優(yōu)勢
靈巧劃分憑借在開發(fā)、支持和單位成本方面的成本優(yōu)勢能夠提供高性能的系統(tǒng)解決方案。 對于具有高峰均比的OFDM 系統(tǒng)來說，在RF 器件上實現(xiàn)的高線性度以及在數(shù)字基帶(DBB) 上的先進同步和信道估計算法絕不能因受ADC 和DAC 的動態(tài)范圍的限制而作出折衷。
在 存在噪聲、信道衰落和干擾條件下，為了實現(xiàn)更好的性能，必須仔細考慮對裕量的管理。隨著對AGC 環(huán)路的集成，ADC 的動態(tài)范圍能夠與RF 前端的能力相匹配，從而使像64QAM 這樣高的數(shù)據(jù)速率成為可能。因為DBB 與RF 芯片之間存在復(fù)雜的相互影響，所以許多供應(yīng)商都在努力推出它們的參考設(shè)計。
另外，他們利用像符號到符號AGC 這樣的先進技 術(shù)來改進移動環(huán)境中常見的系統(tǒng)的信道衰落性能。與分立式AGC 環(huán)路(例如，用兩顆獨 立芯片實現(xiàn)AGC 算法)不同，這里推薦的靈巧劃分能夠?qū)崿F(xiàn)快速的AGC 收斂，從而使DBB 可以將更多時間用于信道估計和同步，從而把系統(tǒng)的性能改善許多個分貝，相當于進一 步提高了系統(tǒng)的動態(tài)范圍和傳輸速率。
為了消除來自相鄰或相鄰信道的信號干擾，需要采取濾波措施。為了解決這個問題，必須在濾波器的線性度和復(fù)雜度之間做出謹慎的折衷。對于低成本零中頻(ZIF)體系結(jié)構(gòu)， 使用數(shù)字濾波器可以實現(xiàn)最終的信道選擇性。濾波電路如同增益電路，必須分布在RF 和后續(xù)數(shù)字濾波器之間。
靈巧劃分能夠最優(yōu)化模擬濾波和數(shù)字濾波之間的濾波要求，從 而充分利用ADC 的動態(tài)范圍。 功耗也是移動系統(tǒng)的一項重要參數(shù)。數(shù)字芯片的功耗直接與電源電壓的平方和柵極電容成正比。因此，對于從130nm 向90nm 的工藝的轉(zhuǎn)移可以節(jié)省8 倍的功率。而對于利用 靈巧劃分方法的DBB，在130nm 工藝上功耗為1W~1.5W；當升級到90nm 工藝時，其功耗 大幅度減低到200mW。
本文小結(jié)
數(shù)字革命已經(jīng)實現(xiàn)了利用精細線寬工藝集成百萬門級電路的解決方案。這些SoC 解決方 案開發(fā)成本昂貴，并且投資回報壓力巨大。為了取得成功，人們必須選擇合適的市場，重點放在提高核心競爭力以低成本并及時地提供差異化的產(chǎn)品。為了把風(fēng)險降到最小而 相互合作并按照統(tǒng)一的計劃表工作是極具吸引力的選擇。
“從RF 到數(shù)字”的射頻系統(tǒng)的靈巧劃分提供了取得成功的四項關(guān)鍵因素——高性能解 決方案，把重點放在提高核心競爭力上，把功耗降到最小及最快的投放市場時間。
合適的模擬和數(shù)字功能劃分解決了許多與在數(shù)字ASIC 上集成模擬電路相關(guān)的問題，從 而進一步加快了產(chǎn)品的投放市場時間并且延長了其在市場中的生存時間。它能夠最優(yōu)化 系統(tǒng)以實現(xiàn)高性能。 對于擁有數(shù)字調(diào)制解調(diào)器和媒體訪問控制器專門經(jīng)驗的數(shù)字基帶芯片供應(yīng)商來說，靈巧劃分可以使他們把關(guān)鍵資源集中于能夠進一步提高產(chǎn)品價值的任務(wù)和項目上。
對于大規(guī)模生產(chǎn)應(yīng)用，工藝的選擇是至關(guān)重要的。快速轉(zhuǎn)向較新工藝的能力可以產(chǎn)生新的成本和性能點，從而帶來競爭優(yōu)勢。靈巧劃分方法正在被ADI 公司多種標準產(chǎn)品制造 部門所采納，如移動手機的Digi-RF 事業(yè)部，針對WLAN 和WiMAX 應(yīng)用的JC-61 事業(yè)部 及各種專用系統(tǒng)中的應(yīng)用。ADI 公司提供的ADI/Q 接口允許輕松地實現(xiàn)這種成本——性能優(yōu)化策略。
