引 言
近年來，嵌入式圖像采集技術得到快速發(fā)展，但由于嵌入式系統(tǒng)的處理、傳輸和存儲數(shù)據(jù)的資源有限，常成為系統(tǒng)采集速度的瓶頸，很難實現(xiàn)高速穩(wěn)定的采集。
SoPC是近幾年興起的一種用于嵌入式開發(fā)的片上系統(tǒng)可編程技術，SoPC基于FPGA芯片，將處理器、存儲器、I／O口等模塊集成在一起，完成整個系統(tǒng)的主要邏輯功能，具有設計靈活、可剪裁、可擴充、可升級及軟、硬件在系統(tǒng)可編程的功能。由于SoPC平臺可以擁有微處理器系統(tǒng)豐富的軟件資源和出色的人機交互能力，同時又具備FPGA系統(tǒng)的快速硬件邏輯特性，實現(xiàn)了軟件系統(tǒng)和硬件系統(tǒng)的互補，因此發(fā)展前景非常廣闊，被認為是未來嵌入式系統(tǒng)發(fā)展的方向。
在此試圖設計一種基于SoPC的自感知圖像采集系統(tǒng)，使其能夠應用于低成本、低功耗的微型嵌入式圖像監(jiān)控和采集系統(tǒng)，以期在更多適合的應用場合替代傳統(tǒng)基于PC的圖像監(jiān)控方案。在已見文獻報道中，基于SoPC的圖像采集系統(tǒng)設計大多只是把采集的數(shù)據(jù)緩沖在SDRAM或SRAM中，有些文獻則進一步提出將緩沖后數(shù)據(jù)直接通過并口傳輸給主控芯片，有的方案則是由USB接口或以太網(wǎng)接口輸出主機，另外有的文獻則提出直接將數(shù)據(jù)存儲到CF卡或硬盤中，而在SoPC系統(tǒng)直接實現(xiàn)SD卡的圖像采集數(shù)據(jù)文件存儲在國內還未見報道。
另外還提出了一種新的適合在FPGA硬件實現(xiàn)的快速運動檢測算法，并和圖像采集、SD卡圖像數(shù)據(jù)存儲接口電路集成在同一FPGA芯片內部。在此這一圖像采集系統(tǒng)的結構、工作原理以及系統(tǒng)設計等加以介紹。
1 系統(tǒng)結構及工作原理
該系統(tǒng)選用的。FPGA芯片是Altera公司CycloneⅡ系列的EP2C35。該芯片具有35 000個邏輯單元、672個引腳、475個用戶自定義I／O接口、35個嵌入式乘法器和4個鎖相環(huán)。FPGA芯片外接美光公司型號為MT9M011的130萬像素的CIS(CMOS圖像傳感器，分辨率為640×480時60幀／s)、Hynix公司的型號為HY57V641620HG的SDRAM(4 Banks×1 M×16 b)，以及用來圖像顯示驗證的液晶屏等。
系統(tǒng)工作過程如圖1所示。CIS經(jīng)過I2C配置模塊的初始化后，輸出行場同步信號、像素時鐘和圖像數(shù)據(jù)。再將采集的數(shù)據(jù)轉換成RGB信號，幀緩沖模塊(Frame. Buffer)每次將相鄰兩幀圖像數(shù)據(jù)寫入SDRAM，然后比較這兩幀圖像的差值，如果差值大于設定的閾值，就認為檢測到了外界場景的運動，系統(tǒng)會自動將捕獲的圖像輸出到SD卡進行存儲。
2 系統(tǒng)模塊設計
2．1 采集模塊
2．1．1 CIS配置模塊
目前嵌入式采集系統(tǒng)大多仍采用模擬攝像頭，再經(jīng)過A／D轉換得到數(shù)字圖像信號。而相比較而言，CMOS圖像傳感器能夠直接輸出數(shù)字信號，而且其以體積小、功耗低、成本低的優(yōu)勢更適合應用在嵌入式應用領域，在該設計中采用130萬像素的CMOS圖像傳感器，其輸出圖像品質已相當接近CCD感應器。MT9M011芯片內部自帶時序發(fā)生器和ADC，使用時只需輸入一個時鐘信號(該設計采用25 MHz的時鐘信號)，圖像數(shù)據(jù)便按行有效信號(LINE VALID)、場有效信號(FRAME. VAL-ID)和像素時鐘(Pixel clock)時序關系一同發(fā)出。
MT9M011上集成了I2C接口，其初始化由內部的I2C總線來配置，通過編寫硬件描述語言來模擬I2C總線時序，從而配置各寄存器，其中，該設計需要配置的寄存器如表1所示。該模塊采用計數(shù)器建立一個狀態(tài)機，先寫器件地址，再寫寄存器地址，然后寫數(shù)據(jù)。另外還提供每幀圖像的控制信號以及圖像的行計數(shù)器和列計數(shù)器，為后續(xù)處理作準備。
2．1．2 格式轉換模塊
MT9M011所輸出的圖像格式為Bayer格式，奇行由綠、紅像素交替構成，偶行由藍、綠像素交替構成。要想在顯示屏上顯示，必須將Bayer格式通過CFA插值濾波為RGB圖像數(shù)據(jù)。該模塊采用雙線性插值算法(BiIinear Interpolation)，與高階B-spline和Cubic-spline等插補函數(shù)算法相比，圖像的像質相差不大。但Bilincar的算法要簡單得多，不僅消耗的硬件資源相對要少，而且易于硬件實現(xiàn)。其算法原理是每個像素位置上缺少的彩色分量由3×3鄰域內具有相同顏色分量的像素平均值獲得。
設計中調用移位寄存器IP核，將間隔為640的3個數(shù)作為輸出，這樣同時取到三行同一列的三個數(shù)據(jù)，將這三個數(shù)據(jù)存入寄存器分別作兩次緩存延遲，從而得到3×3的鄰域數(shù)據(jù)，根據(jù)配置模塊提供的行列計數(shù)的最低位來判斷該鄰域中間點所在行和列的奇偶性，從而計算出不同的RGB值。至此，每點圖像數(shù)據(jù)量變?yōu)樵瓉淼?倍。為了便于在液晶屏進行圖像顯示的驗證和SDRAM的緩存，在該模塊將RGB數(shù)據(jù)進行了抽樣處理，采用隔點隔行采樣使得每幀圖像分辨率降為320×240像素。
2．2 緩存模塊
考慮到系統(tǒng)需要緩存的數(shù)據(jù)量較大，在各種隨機存儲器件中，SDRAM器件價格低、容量大、速度也較快，非常適合用于圖像采集系統(tǒng)。但SDRAM的控制邏輯比較復雜，要求有一個專門的控制器。 緩存模塊是由Sdram控制器，三個FIFO以及分時切換電路組成。SDRAM控制器負責外部SDRAM的讀／寫操作。三個FIFO中Write_FIFO用來數(shù)據(jù)輸入，Read_FIFO11和Read FIFO2用來數(shù)據(jù)輸出，容量均為512，位寬設為16 b?？紤]到SDRAM只有16 b的位寬，輸入的RGB信號分別只取各自的最高5位。
2．2．1 SDRAM控制器
SDRAM控制器是由命令生成狀態(tài)機和數(shù)據(jù)通道兩個模塊構成。系統(tǒng)的初始化、讀寫和刷新的控制采用有限狀態(tài)機來實現(xiàn)。如圖2所示，其狀態(tài)轉移系統(tǒng)復位后由復位狀態(tài)(Reset)進入初始化(Init)狀態(tài)。初始化包含初始化延時、初始化預充電、初始化刷新和初始化模式寄存器設置4個子狀態(tài)。初始化時將模式寄存器設置為長度為“1”的突發(fā)讀寫方式。設置完模式寄存器后，系統(tǒng)進入空閑狀態(tài)。當3個FIFO半滿信號有效后。SDRAM控制器進入行激活狀態(tài)，經(jīng)過兩個周期空操作(ActiveNOP)狀態(tài)后進入讀或者寫狀態(tài)。
讀數(shù)據(jù)過程由Read CAS狀態(tài)開始，經(jīng)過CAS延時，進入Read_Data狀態(tài)。突發(fā)計數(shù)器從Read_CAS態(tài)開始計數(shù)，當計數(shù)到讀寫請求的突發(fā)長度時，狀態(tài)機進入Read_Precharge狀態(tài)將打開的行關閉。在圖像采集中，用突發(fā)方式存完一行后，下一次存取的將是不同的行。根據(jù)這一特點，在SDRAM控制器中進行了優(yōu)化，在讀寫操作完成后執(zhí)行自動預充電，將打開的行關閉，將預充電的時間隱藏在數(shù)據(jù)訪問中，從而提高了SDRAM訪問的速度。寫操作過程由Write_Data和Write_Precharge狀態(tài)組成。當激活一行完成后，進入到Write_Data狀態(tài)，突發(fā)計數(shù)器對周期計數(shù)，計數(shù)到突發(fā)長度時，狀態(tài)機進入Write_Precharge狀態(tài)將打開的行關閉。需要注意的是Read_Precharge和Write_Precharge后都需要兩個空操作才能再打開新的一行。
由于圖像數(shù)據(jù)流的連續(xù)性，每隔65 μs就有一行數(shù)據(jù)輸入，因此在SDRAM控制器中沒有必要再設置刷新計數(shù)器，而是在響應圖像采集數(shù)據(jù)請求后將采集的一行數(shù)據(jù)存入SDRAM后對SDRAM進行刷新。由于HY57V641620HG要求在65 ms內完成4 096次刷新，該設計驗證時按照每幀圖像(320×240)×(60幀／s)格式采集，需要在采集一行后完成[1／(60×240)／64]×4 09*．4次刷新，因此需執(zhí)行5次刷新操作。在Write_Precharge完成后，如果寫操作是由FIFO半滿信號有效引起的，狀態(tài)機將進入自動刷新狀態(tài)，完成5次刷新操作后回到Idle狀態(tài)。如圖3所示，數(shù)據(jù)通路模塊受OE信號的控制，使數(shù)據(jù)的進出和相應的操作指令在時序上同步。OE為1時，數(shù)據(jù)可由DQ腳寫入SDRAM，OE為0時，數(shù)據(jù)可從SDRAM的DQ讀出。
經(jīng)測試SDRAM控制器滿足設計要求，在Model-Sim6．0中其時序仿真波形圖如圖4所示。
2．2．2 幀存分時切換機制
Write_FIFO，Read_FIFO1和Read_FIFO2都是16 b位寬，而SDRAM只有16 b的數(shù)據(jù)位寬，三個FIFO都要訪問SDRAM，這就涉及到相互競爭的問題，在同一時刻只能有一個訪問SDRAM。為此需要設計一個分時切換
