目前嵌入式視頻監(jiān)視系統(tǒng)已成為國內(nèi)外視頻監(jiān)視系統(tǒng)應用的主流，但是在IPv4平臺下存在地址不足、不能合理分配帶寬、安全性能及移動性能差等諸多問題，而新一代IPv6協(xié)議不僅能很好地解決以上問題，還具有可以提高視頻傳輸速度和傳輸質(zhì)量等多方面的優(yōu)點。如何使嵌入式監(jiān)視系統(tǒng)與IPv6技術(shù)相結(jié)合已經(jīng)成為當前監(jiān)視系統(tǒng)研究的一個重要方向[1-2]。
嵌入式視頻監(jiān)視系統(tǒng)的實現(xiàn)方式一般有兩種：ARM＋通用DSP和ARM＋專用視頻處理芯片[3-4]?？紤]到基于DSP的解決方案成本太高、開發(fā)難度大等特點，本文采用了成本低、開發(fā)周期短的第二種方案。
1 系統(tǒng)結(jié)構(gòu)設計
本系統(tǒng)的主要芯片之間通過I2C總線相連接，這樣設計不僅方便各主要芯片之間的通信，例如，ARM處理器可直接控制視頻解碼器SAA7113H，而且方便系統(tǒng)升級，例如擴展存儲器、更新芯片。SAA7113H采集AV端子（Composite Video）的視頻信號處理成ITU656格式的數(shù)據(jù)送到GO7007SB，MSM7716采集來自麥克風的音頻信號處理成PCM格式數(shù)據(jù)送到GO7007SB，GO7007SB將采集到的音視頻數(shù)據(jù)進行壓縮，壓縮后的數(shù)據(jù)流經(jīng)過HPI（Host Parallel Interface）接口傳輸?shù)紸RM微處理器S3C2410，S3C2410將壓縮數(shù)據(jù)發(fā)送給以太網(wǎng)接口運用IPv6協(xié)議傳輸?shù)骄W(wǎng)絡[5]。系統(tǒng)的結(jié)構(gòu)圖如圖1所示。
2 視頻采集模塊設計
視頻采集由Philips公司的視頻捕獲芯片SAA7113H完成。該芯片是可編程視頻處理芯片，主要完成模擬視頻信號的數(shù)字采樣，將模擬彩色視頻信號轉(zhuǎn)換成符合ITU656標準輸出格式的數(shù)字視頻信號，前端輸入的視頻信號可以是PAL制式、NTSC制式或者SECAM制式。它不僅能夠?qū)崿F(xiàn)輸入信號的幅度鉗位和靜態(tài)、動態(tài)增益自動調(diào)整，而且還包含一個可編程的亮度、對比度、飽和度及色度控制器，可實時地調(diào)整采集到的數(shù)字圖像參數(shù)。片外只需提供一個24.576 MHz的晶振，片內(nèi)時鐘發(fā)生器自動產(chǎn)生內(nèi)部電路所需的工作頻率。SAA7113HH在GO7007SB的I2C總線時序的控制下，將處理后的ITU656 YUV 4:2:2格式的數(shù)字圖像數(shù)據(jù)通過數(shù)據(jù)線傳送到G07007SB[6]。在GO7007SB與SAA7113H之間的I2C總線空閑時，ARM處理器可以通過I2C總線對SAA7113H內(nèi)部寄存器進行設置。GO7007SB的數(shù)據(jù)線PDATA是1個10位的并行輸入接口，接口時鐘由像素時鐘（PCLK）提供。來自SAA7113H的視頻源是8位的，應該連接到10位PDATA總線的高8位上，此時，低2位可以連接到高電平或低電平。本設計中的模擬視頻輸入端提供了復合視頻信號接口[7]。
SAA7113H輸出的同步信號包括LLC、RTS0、RTS1。LLC是行鎖定系統(tǒng)時鐘輸出，與PCLK相連，取PCLK的最大值，即27MHz，用來同步數(shù)據(jù)采集，使得1個LLC周期輸出1bit的圖像數(shù)據(jù)。在圖像數(shù)據(jù)有效時，其上升沿反相后作為幀存儲器的WE#信號。RTS0、RTS1的功能是通過編程設置SAA7113H功能寄存器確定的。RTS0被設置為水平輸出與HREF連接的參考信號（行有效信號）。RTS0高電平時表示采集一行有效像素，低電平時表示場消隱信號。RTS1被設置為垂直輸出參考信號和奇偶場信號，與VREF連接。RTS1高電平時表示采集奇場圖像所需要的有效數(shù)據(jù)，在RTS1上升沿時，開始采集奇場圖像數(shù)據(jù)，同時它也被用來作為幀圖像開始的信號；RTS1低電平時表示采集偶場中所需要的圖像數(shù)據(jù)，在RTS1下降沿時，開始采集偶場圖像數(shù)據(jù)[8]。
3 音頻采集模塊設計
音頻采集是由OKI公司生產(chǎn)的音頻解碼芯片MSM7716完成的。MSM7716在部件模式下運行而GO7007SB在主機模式下運作。音頻數(shù)據(jù)經(jīng)MAIN 引腳輸入，其內(nèi)部和外部電路如圖2所示。在內(nèi)部，MAIN與op-amp的同項輸入相連，而MAO與op-amp的輸出相連。BCLK與GO7007SB的BCLK連接，其頻率與數(shù)據(jù)率一致。SYNC作為同步信號與GO7007SB的LRCK連接。 這些同步信號啟動了PLL并且使傳送部分的所有調(diào)速信號同步化。接收部分的信號也被這些同步信號同步化。此信號必須在BCLK階段被同步化[9]。
4 音視頻壓縮模塊設計
GO7007SB是單片多式視頻壓縮芯片，它使用復合算法將原視頻數(shù)據(jù)緩沖并壓縮成視頻流，輸出視頻流形式為MPEG-1、MPEG-2、MPEG-4或 H.263。
時鐘系統(tǒng)視為帶有適用低電平的MPLL_BP 和 UPLL_BP 引腳的內(nèi)部PLL模式設計。主時鐘由芯片振蕩器和PLL產(chǎn)生。MCLK頻率是96MHz。在這種情況下，MXI和MXO之間需要一個外部R-C-Crystal tank，如圖3所示。
MT48LC2M32B2是64MB SDRAM (512K×32×4 backs), 被用作外部數(shù)據(jù)緩沖器。為了改進SDRAM的時鐘定時功能，GO7007SB為SDRAM提供SDRAM信號以及時鐘信號[10]。該時鐘被設計為SDRAM_CLK.。SDRAM_CLK 引腳驅(qū)動SDRAM 裝置并為SDRAM_CLK_LB 引腳提供反饋。在讀取周期中，反饋時鐘獲得SDRAM數(shù)據(jù)。無需任何復雜的PCB設計SDRAM數(shù)據(jù)可以符合96 MHz的設計時間。SDRAM 時鐘的設計如圖4所示。
2KB EEPROM用于存儲裝置的啟動設置，由I2C控制器進行控制。所以用戶可以將定制的描述符ID、接口和端點設置存儲在芯片上。另外，它還能存儲定制內(nèi)部寄存設置、啟動碼以及自動固件。
